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CY28548
......................Document #: 001-08400 Rev ** Page 14 of 30
5
1
PLL2_EN
PLL2 power down
0 = Power down, 1 = Power up
4
1
SRC_DIV_EN
SRC divider disable
0 = Disabled, 1 = Enabled
3
1
PCI_DIV_EN
PCI divider disable
0 = Disabled, 1 = Enabled
2
1
CPU_DIV_EN
CPU divider disable
0 = Disabled, 1 = Enabled
1
CPU1 Stop Enable
Enable CPU_STOP# control of CPU1
0 = Free running, 1= Stoppable
0
1
CPU0 Stop Enable
Enable CPU_STOP# control of CPU0
0 = Free running, 1= Stoppable
Byte 10: Control Register 10 (continued)
Bit
@Pup
Name
Description
Byte 11: Control Register 11
Bit
@Pup
Name
Description
7
0
Reserved
6
0
Reserved
5
0
Reserved
4
0
Reserved
3
0
Reserved
2
0
Reserved
1
0
Reserved
0
Reserved
Byte 12: Byte Count
Bit
@Pup
Name
Description
7
0
Reserved
6
0
Reserved
5
0
BC5
Byte count
4
0
BC4
Byte count
3
1
BC3
Byte count
2
1
BC2
Byte count
1
0
BC1
Byte count
0
1
BC0
Byte count
Byte 13: Control Register 13
Bit
@Pup
Name
Description
7
1
USB drive strength
0 = Low, 1= High
6
1
PCI/ PCIF drive strength
PCI drive strength
0 = Low, 1 = High
5
0
PLL1_Spread
Select percentage of spread for PLL1
0 = 0.5%, 1=1%
4
1
SATA_SS_EN
Enable SATA spread modulation,
0 = Spread Disabled, 1 = Spread Enabled
3
1
CPU[T/C]2
Allow control of CPU2 with assertion of CPU_STOP#
0 = Free running, 1 = Stopped with CPU_STOP#
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